laut “OpenCAPI 3.0 – Data Link Layer Specification” entsprechen die 25Ghz (oder genauer 25,78125 GHz) genau 25Gbps pro Lane. D.h. mit beispielsweise 8 Lanes kommt man mit OpenCAPI auch nur auf 25GByte/s. Zum Hostmemory (z.B. auch HBMs) wäre das im Vergleich zu Device-Memory auf GPU-Karten noch immer um mindestens eine Größenordnung zu wenig. Man bräuchte also 80+ Lanes um “transparent” zwischen CPU und GPU kommunizieren zu können. Ausserdem glaube ich, dass wir OpenCAPI lange nicht in erschwinglichen Rechnern sehen werden. Derzeit ist die Spezifikation nur auf Power-CPUs ausgelegt und trotz “Training” die Anforderungen an die Hardware bezüglich der Frequenzen extrem aufwändig und damit teuer ist.

Ansonsten interessanter post. Mal sehen, was da demnächst passiert.

you’ll find my code at https://github.com/OpenDGPS/zynq-axi-dma-sg. As you can see it is the code for a Zynq/PL and not for Stratix 10. But it should be easily adaptable. The underlying protocol is in both cases AXI4 with scatter/gather.

I’ve read your post using Google translator. I was looking for informations about memory access with the Stratix10. Am I right there is currently no public informations about this topic? At the Jain institute we’d like to evaluate these kind of processors as the main driver in cloud and security technology.

Could you send me your code you describe in the article? It would be very helpful. We would even name you in our papers about this topic.

Thank you very much.